» Unlabelled » Modul I J-K Flip Flop dan D Flip Flop

Modul I J-K Flip Flop dan D Flip Flop

- on 23.16 - No comments

J-K Flip Flop dan D Flip Flop

1. Buat rangkaian seperti pada gambar dibawah ini.

2. Buatlah kondisi switch-switch seperti pada jurnal yang telah disediakan
3. Catat kondisi logika LED H0 & H1 nya.

 1. Hardware    [kembali]
Hardware yang digunakan pada percobaan kali ini
2. Gambar rangkaian percobaan pada aplikasi simulasi     [kembali] :



Rangkaian percobaan  J-K Flip Flop dan D Flip Flop
3. Video Percobaan    [kembali]

Percobaan 4

   
4. Kondisi    [kembali]

Percobaan 1 Kondisi 3
Rangkaian yang memuat 3 gerbang AND dengan 2 input dan 3 input, kemudian gerbang OR dengan 2 input dan 4 input, kemudian 1 gerbang XOR dan 1 gerbang XNOR. Dan output akhir rangkaian keseluruhannya ditunjukkan dengan LED atau LOGIC PROBE. Dimana input awal berupa 3 saklar SPDT 


Jurnal 





Analisa : 

1. Analisa Rangkaian Percobaan
            Percobaan menggunakan blok dari JK Flip-Flop dan D Flip-Flop yang tampak pada hardware di atas. Masing masing dari Flip-Flop baik JK dan D, Set (S) dan R(Reset) dari masing masing Flip-Flop tersebut dihubungkan ke Saklar B1 dan B0. 
            Pada JK Flip-Flop input J nya dihubungkan ke saklar B2, input K ke saklar  B4 dan input CKL ke saklar B3. Ouput Q dan ǭ  Masing-masong dihubungkan ke LED H7 dan H6. 
Pada D Flip-Flop, Input D nya dihubungkan ke saklar B5 dan input CLK ke saklar B6. Output Q dan ǭ masing-masing dihubungkan ke LED H4 dan H3. Tujuan Dihubungkannya Input ke Saklar adalah untuk memberikan nilai atau logika 0 atau pun 1. begitupun dengan output yang dihubungkan ke LED adalah untuk melihat logika yang dikeluarkan dari Flip-Flop.

             Pada percobaan ini dilakukan mode-mode penggunaan dari JK Flip-Flop diantaranya :
  1. Mode Asinkronus Set: mode ini dibuat dengan cara memberikan input dari Reset bernilai 1 dan input dari Set bernilai 0, serta input J, K, dan CLK nya tidak dipedulikan.
  2. Mode Asinkronus Reset: mode ini dibuat dengan cara memberikan input Reset bernilai 0 dan input Set bernilai 1 serta input J, K, dan CLK tidak dipedulikan.
  3. Mode Terlarang: mode ini dibuat dengan memberikan Input Set dan Resetnya masing-masing bernilai 0 dan input J, K, dan CLK tidak dipedulikan.
  4. Mode Tetap: Mode ini dibuat dengan memberikan input Set dan Resetnya bernilai 1 dan input J dan K bernilai 0 serta input CLK diberikan pulsa (clock)
  5. Mode Reset: Mode ini dibuat dengan cara memberikan input Set dan reset bernilai 1 dan input J bernilai 0, K bernilai 1 serta input CLK diberi pulsa (clock)
  6. Mode Set: Mode ini dibuat dengan cara memberikan input 1 pada Set dan Reset dan input J bernilai 1, K bernilai 0 serta input CLK diberi clock.
  7. Mode Toggle: Mode ini dibuat dengan memberikan nilai input 1 pada set, reset, J dan K, dan input berupa clock pada CLK.

              Pada percobaan juga dilakukan beberapa mode-mode dari penggunaan D Flip-Flop diantaranya:
  1. Asinkronus Set yang sama caraya dengan JK Flip-Flop di atas.
  2. Asinkronus Reset yang sama caranya dengan JK Flip-Flop di atas.
  3. Terlarang yang sama caranya dengan JK Flip-Flop di Atas.
  4. Set yang dibuat dengan memberikan logika 1 pada Set dan Reset serta 1 pada input D, dan Input Clocknya di cabut yang berarti memberikan transisi dari Low ke High.
  5. Reset yang dibuat dengan memberikan logika 1 pada Set dan Reset serta 0 pada input D, dan input clocknya dicabut yang berarti membrikan logika transisi dari low ke High.
2. Perbandingan Hasil Pada Praktikum dengan Tabel Kebenaran.
             Dimulai dari JK Flip-Flop, Untuk membandingkannya berikut terdapat gambar tabel kebenaran dari JK Flip-Flop dan D Flip Flop
 Dapat dilihat bahwa tidak ada perbedaan antara tabel dari jurnal praktikum dengan tabel kebenaran. Dapat dikatakan percobaan 4 berjalan dengan lancar.
5. Link Download    [kembali]
  1. File HTML : Download
  2. File Proteus : Download
  3. Video Rangkaian : Download

Posting Komentar